专利名称：多层电路板及其制造方法
技术领域：
本发明涉及一种多层电路板及其制造方法。
本发明涉及一种内藏IC等电子元件的多层电路板及其制作方法。
背景技术：
便携式信息设备（即所谓的移动终端）的小型化、高功能化正在不断推进。过去，为了使这种便携式设备小型化，提出了将电子元件埋入印刷电路板各层内部的所谓元件埋入型基板。此外，作为将电子元件高密度地安装到印刷电路板表面的技术，
倒装芯片连接等技术。
作为内置半导体元件的多层印刷线路板，例如，日本专利公开第2001号或日本专利公开第2002号已公开。这些文献中公开的多层印刷线路板由以下部分构成：半导体元件；以覆盖半导体元件的方式形成在基板上的绝缘层；形成在绝缘层表面上的导体电路；以及以将导体电路电连接到半导体元件的焊盘的方式设置在绝缘层上的通孔（）。
在这种现有的多层印刷线路板中，在其最外表面上设置有外部连接端子(例如，PGA、BGA等)，并通过这些外部连接端子将内置于基板中的半导体元件电连接到外部。
此外，日本专利公开第2001号公开了一种电子元件封装技术，该技术可以高密度地安装电子元件，并且还具有对电子元件的电磁噪声的屏蔽作用。日本专利公开第2001号公开的技术如下：在芯构件上形成有凹槽的电子元件封装；嵌入在凹槽中的半导体芯片；以覆盖凹槽的方式在芯构件的凹槽开口侧的表面上形成的绝缘层；以及在芯构件的凹槽开口侧的表面上形成的布线层。
形成于绝缘层表面上；以及形成于绝缘层中的通孔，将配线层电连接至形成于半导体芯片的凹槽的开口侧表面上的电极端子，其中，在电子元件封装中，凹槽的内壁表面和底面由导电金属形成。
另外，作为能够阻断高次谐波辐射噪声并大幅减少反射的技术，日本特开2006-121号公报中有记载。该技术中，在多层基板中嵌入半导体IC，在多层基板的一面覆盖金属屏蔽，在多层基板的一面与金属屏蔽之间设置磁性片，从而抑制噪声。
发明内容
本发明要解决的问题
但是，上述现有技术存在以下问题。当电子元件以高密度安装在基板中时，电子元件可能由于高频电磁波的干扰（EMI）而发生故障。为了防止EMI，采用在电子元件表面安装金属盖的方法，以尽量减少来自其他电子元件的电磁波的影响。金属盖的保护对于安装在基板表面的电子元件是有效的，但对于为了进一步实现高密度而内置于基板内部的电子元件则不适用。另外，金属盖用于保护安装在基板上的电子元件的上表面和侧面免受电磁波的影响，但无法保护安装电子元件的底部。因此，无法防止安装在基板表面的电子元件和内置于基板内部的电子元件之间的相互EMI。
此外，日本特开2001号公报的技术中，为了防止电子元件封装内的EMI，并未在电子元件封装内的电子元件之间设置电磁屏蔽层。
8.封装内电子元件之间的EMI问题。
此外，在日本专利申请公开第2006-03号中描述的方法中，多层基板的一个表面被金属屏蔽和磁性片覆盖，难以减小基板的厚度。
本发明是为了解决上述问题而提出的，其目的在于提供一种能够防止由于电磁干扰而导致电子元件发生故障的装置，并且能够
具体而言，其目的是为了保护基板中的其他电子元件免受电路板部分产生的电磁波的干扰。
解决问题的解决方案
为了实现该目的，本发明第一方面所涉及的多层电路板，其特征在于，该多层电路板具有多层电路基板，该多层电路基板上形成有导体电路和绝缘层，被上述绝缘层隔开的导体电路通过过孔电连接；在上述绝缘层中形成有凹部；在上述凹部的底面和侧面中的至少一个面上形成有电磁屏蔽层，且该表面被粗糙化；上述凹部内收容有电子元器件。
优选地，形成于凹部底面上的电磁屏蔽层由形成于多层布线基板的绝缘层表面上的导体层构成。
优选地，电磁屏蔽层由金属形成。
其特征在于，优选地，上述凹陷的底面和侧面的双方或一方的电磁屏蔽层由吸收损失大于形成上述导体电路的配线材料的吸收损失的材料形成，位于上述凹陷的底面侧的与上述绝缘层相对的另一电磁屏蔽层由反射损失大于或等于形成上述导体电路的配线材料的反射损失的材料形成。
形成于凹部底面且表面粗糙化的电磁屏蔽层优选形成为电磁波的反射损失比位于凹部内的电磁屏蔽层的电磁波的反射损失大。
底面侧的绝缘层和彼此面对的另一个电磁屏蔽层由电磁波的反射损失较小的材料形成。
另外，形成在上述凹陷的底面上的具有粗糙表面的电磁屏蔽层可以由电磁波吸收损失大于位于上述凹陷的底面侧的与上述绝缘层相对的其他电磁屏蔽层的电磁波吸收损失的材料形成。
其特征在于，优选地，形成在上述凹陷的侧面的至少一侧的具有粗糙表面的电磁屏蔽层由电磁波的反射损耗小于位于上述凹陷的侧面的同一绝缘层中彼此相对的其他电磁屏蔽层的电磁波反射损耗的材料形成。
另外，上述凹陷的侧面的至少一侧形成的具有粗糙表面的电磁屏蔽层由电磁波吸收损耗大于位于上述凹陷的侧面且位于同一绝缘层中彼此相对的其他电磁屏蔽层的电磁波吸收损耗的材料形成。
本发明第二方面的多层线路板的特征在于
一种多层电路板，包括：多层电路基板，其上形成有导体电路与绝缘层，被绝缘层隔开的导体电路通过过孔电连接；绝缘层中形成的凹槽；凹槽的底面和侧面中的至少一个上形成的两层或多层的电磁屏蔽层；以及容纳在凹槽中的电子元器件。
优选由两层或多层形成的电磁屏蔽层中至少一层由金属制成。
形成在凹陷部分底面上的电磁屏蔽层优选由电磁波的反射损失小于与位于凹陷部分底面侧的绝缘层相对的另一电磁屏蔽层的电磁波的反射损失的材料形成。
形成在凹部底面上的电磁屏蔽层优选由电磁波吸收损失比与位于凹部底面侧的绝缘层相对的另一电磁屏蔽层具有更大的电磁波吸收损失的材料形成。
其特征在于，优选地，形成在上述凹槽侧面的至少一侧的电磁屏蔽层中的任一层由电磁波的反射损耗小于位于上述凹槽侧面且位于同一绝缘层中彼此相对的其他电磁屏蔽层的电磁波反射损耗的材料形成。
其特征在于，优选地，形成在上述凹槽侧面的至少一侧的电磁屏蔽层中的一层由电磁波吸收损耗大于位于上述凹槽侧面且位于同一绝缘层中彼此相对的其他电磁屏蔽层的电磁波吸收损耗的材料形成。
特征在于，优选地，凹部的底面和侧面中的至少一个
由两层或多层构成的电磁屏蔽层的表面的电磁屏蔽层由比该两层或多层的除表面层以外的电磁屏蔽层的电磁波反射损失较小的材料制成。
另外，在上述凹部的底面和侧面中的至少一方的面上形成的两层以上的电磁屏蔽层的表面上出现的电磁屏蔽层，也可以由电磁波吸收损失大于上述两层以上的表面层以外的电磁屏蔽层的电磁波吸收损失的材料形成。
其特征是，更优选的是，在上述凹部的底面和侧面中的至少一者的表层上出现的电磁屏蔽层的表面被粗糙化。
本发明第三方面的多层配线板的制造方法是包括多层配线基板的多层配线板的制造方法，在多层配线基板上形成有导体电路和绝缘层，被绝缘层隔开的导体电路通过孔电连接。该多层配线板的制造方法的特征在于，包括以下步骤：在多层配线基板的绝缘层中形成凹部；在凹部的底面和侧面中的至少一个上形成电屏蔽；
ii屏蔽层形成工序；^使形成于上述凹部的底面及侧面中的至少一者上的电磁屏蔽层的表面粗化工序；以及将电子元器件嵌入上述凹部中的工序。
本发明第四方面的多层配线板的制造方法是包括多层配线基板的多层配线板的制造方法，在多层配线基板上形成有导体电路和绝缘层，被绝缘层隔开的导体电路通过过孔电连接，其特征在于，包括以下步骤：在多层配线基板的绝缘层中形成凹部；在凹部的底面和侧面中的至少一个上形成第一电磁场；
形成所述屏蔽层的第一屏蔽层的步骤；使用电磁波反射损失小于第一电磁屏蔽层的电磁波反射损失的材料或者电磁波吸收损失大于第一电磁屏蔽层的电磁波吸收损失的材料，在第一电磁屏蔽层的至少一部分比第一电磁屏蔽层更靠近凹槽的表面侧形成第二电磁屏蔽层的步骤；以及将电子元件嵌入凹槽中的步骤。
更优选地，所述制造方法包括对所述第二电磁屏蔽层的表面进行粗化处理的步骤。
发明效果
根据本发明，可以提供一种多层配线板，其可防止由于电磁干扰而导致电子元件的故障，并可高密度安装电子元件，特别是可保护基板中的其他电子元件免受基板的一部分电路产生的电磁波的干扰。
附图说明图1是本发明实施方式1的凹部周围的电磁屏蔽层由通孔形成的多层布线板的剖面图。
图2A是示出在多层布线板的凹部周围形成的通孔的侧面的图。
12个排列成一条直线。
图2B为示出在多层线路板的凹部周围形成的通孔的边的方向呈锯齿状排列的图。
图3是示出多层配线基板的凹部的位置关系的一例的平面图。
图4A是示出本发明实施方式1的多层配线基板的制造方法的图。
部分制造过程的剖面图为双面覆铜板的剖面图。
图4B为形成有导通孔开口的双面覆铜板的剖面图，图4C为导通孔开口内填充有金属的双面覆铜板的剖面图。
图4D是在两面上形成有导体电路及导体层的电路基板的剖面图。
图4E是形成有用于容纳电子元件的凹部的电路基板的剖面图。
图4F是露出的导电层的凹陷部分的底面的表面被粗糙化的电路板的剖面图。
图4G是在凹部中收容有电子元件的电路基板的剖面图。
图4H是在绝缘层上堆叠绝缘层和铜箔并且在形成绝缘层和铜箔之前容纳电子元件的多层布线基板的横截面图。
图4I是在绝缘层上形成过孔及导体电路、在表层上形成导体电路的多层布线基板的剖面图。
图4J是在下侧形成绝缘层而形成有用于容纳电子元件的凹部的多层布线基板的剖面图。
图4K是在层叠的绝缘层上形成有导通孔、导电电路及凹部的多层布线基板的剖面图。
图4L是在下部凹部中收纳电子元器件并层叠绝缘层而形成导体电路的多层布线基板的剖面图。
图4M是表面安装有电子元件的多层配线基板的剖面图。
图5是本发明的第二实施方式的凹部周围的电磁屏蔽层由导体层形成时的多层布线板的剖面图。
图6A为表示本发明第二实施方式的多层配线基板的制造工序的一部分的剖面图，为双面覆铜层压板的剖面图。
图6B为形成有导通孔开口的双面覆铜板的剖面图，图6C为在导通孔开口内填充有金属的双面覆铜板的剖面图。
图6D是在两面上形成有导体电路及导体层的布线基板的剖面图。
图6E是在绝缘层上形成有导通孔和导体电路的多层布线基板的剖面图。
图6F是形成有用于容纳电子元件的凹部的多层布线基板的剖面图。
图6G是在凹部的侧面形成有导体层的多层布线基板的剖面图。
图6H是在凹部中形成有导体层的多层布线基板的剖面图，图6I是在凹部中容纳有电子部件的多层布线基板的剖面图。
图6J是收容电子元件后形成绝缘层的多层布线基板的剖面图。
图6K是在表层形成有导体电路的多层布线基板的剖面图，图6L是在绝缘层上形成有用于容纳电子元件的凹部的多层布线基板的剖面图。
电路板的横截面视图。
图6M是在层叠的绝缘层上形成有导通孔、导电电路、凹部及凹部侧面的导电层的多层布线基板的剖面图。
图6N是在下部凹部中收纳电子元器件并层叠绝缘层而形成导体电路的多层布线基板的剖面图。
图60是在表面搭载有电子部件的多层配线基板的剖面图。图7是在1个绝缘层上形成2个凹部的多层配线基板的剖面图。
示出了接线板的结构的示例的横截面图。
图8为表示多层配线基板的凹部的位置关系的一例的平面图，图9为表示在一个绝缘层上形成有两个凹部的多层配线基板的平面图。
示出了接线板的结构的示例的横截面图。
图10示出了通过扫描电子显微镜对涂层的观察结果(拍摄倍数2000倍)。
该图是对铜板表面形状进行分析而得到的图像，显示了表面粗化处理后的覆铜板(实施例1)。
图11是使用扫描型电子显微镜观察覆铜板的表面形状而得到的图像(拍摄倍率2000倍)，示出了表面粗化处理后的覆铜板(实施例2)。
图12为使用扫描型电子显微镜观察覆铜板的表面形状而得到的图像(拍摄倍率2000倍)，示出了未进行处理的覆铜板(比较例)。
图13是使用扫描型电子显微镜观察覆铜层压板的表面形状而得到的图像(拍摄倍率5000倍)，示出了表面粗化处理后的覆铜层压板(实施例1)。
图14是使用扫描型电子显微镜观察覆铜板的表面形状而得到的图像(拍摄倍率5000倍)，示出了表面粗化处理后的覆铜板(实施例2)。
图15为使用扫描型电子显微镜观察覆铜层压板的表面形状而得到的图像(拍摄倍率5000倍)，示出了未进行处理的覆铜层压板(比较例)。
图16为覆铜板表面粗糙度参数计算结果表。
参考标号说明
1：多层布线；2：导体电路；3：过孔；4、4A、4B：电子元器件；5：电子元器件；9、10：导体层（电磁屏蔽层）；11、
1512、13、14、15：绝缘层；21、22：凹部；31、32：导电层（电磁屏蔽层）；41、41a、41b、41c：填充过孔（电磁屏蔽层）；42、42a、42b：填充过孔（电磁屏蔽层）；51、52：侧面导电层（电磁屏蔽层）；61、62：导电层（电磁屏蔽层）。
具体实施方式
下面结合附图对本发明的实施例进行详细描述。此外，在图中相同或相应的部分采用相同的参考标号，并且不再重复其描述。（实施例1）
图1为本发明实施例1的多层线路板的剖面图，实施例1中，凹部周围的电磁屏蔽层通过设置填充有金属的过孔而形成。
多层配线板1由多个绝缘层11a、11b、12、13、14、15、由绝缘层11a、11b、12、13、14、15隔开的导体电路2、以及电连接导体电路2的通孔3构成。本发明第一实施例的多层配线板1在绝缘层11a、11b、14的一部分上形成有凹部21、22。在各凹部21、22的底面上形成有导体层31、32。此外，在凹部21、22的周围形成有填充有金属的通孔(填充通孔)41a、41b、42。
形成于凹部21的底面上的导体层31的表面被粗糙化，形成于凹部22的底面上的导体层32的表面未被粗糙化，但也可以粗糙化。
在具有凹部21的绝缘层的表面上形成有导电层9a，在具有凹部22的绝缘层的表面上形成有导电层9b。另外，以面对凹部21的底部的绝缘层的方式形成有导电层10a，以面对凹部22的底部的绝缘层的方式形成有导电层10b。
形成在凹部21、22周围的填充通孔41a、41b、42与形成在凹部21、22的底面上的导体层31、32连接。
基板1621、22底面上的导体层31、32与形成在凹部21、22周围的填充通孔41a、41b、42电连接，因此具有相同的电位。它们例如连接到地线（接地），也可以作为多层布线板1的参考电位。
填充通孔41a、41b、42可以不与形成于凹部21、22的底面上的导体层31、32连接。在这种情况下，优选填充通孔41a、41b、42与导体层31、32连接到相同的参考电位。
绝缘层表面的导体层9与填充的通孔41a、41b、42连接。
也可将其保持为多层布线板1的参考电位。
在各凹部21、22内分别嵌入有电子元件4A、4B。嵌入在凹部21、22内的电子元件4A、4B通过形成在凹部21、22上的绝缘层13、15上的通孔3与导体电路2连接。此外，在多层配线板1的表层上还搭载有电子元件5。搭载在表层的电子元件5通过形成在导体电路2上的焊锡凸块S与表层的导体电路2连接。
形成于绝缘层11a、11b、14中的凹部21、22的深度根据所要嵌入的电子元件的形状而设定。例如，如图1上端的凹部21，凹部21可以形成于两层或多层的整个绝缘层11a、11b中。在这种情况下，电磁屏蔽填充孔41a、41b至少形成于凹部21的整个高度上。
图2A和图2B是示出在多层配线板1的凹部21周围形成的通孔41的排列的图。在图2A中，通孔41以直线排列在矩形凹部21周围。在图2B中，通孔41以锯齿状排列在矩形凹部21周围，沿各边方向排列。在绝缘层11中形成的凹部21的开口形状不限于矩形，而是结合所嵌入的电子元件4的形状和电路配置而形成的。在凹部21周围沿凹部开口边缘形成的填充通孔41的排列可以是如图2A所示沿凹部开口边缘的一排，也可以如图2B所示排列成锯齿状。
所填充的通孔41之间的间隔（间隙）被设置为阻挡通孔插入凹陷部分21中。
17以内的电子元件产生或影响电子元件的频率的电磁波。
填充孔41之间的间隙越小，屏蔽频率越高。填充孔41a、41b、42为柱状，且优选与相邻的填充孔连通。此时，填充孔41a、41b、42形成无间隙的导体层，电磁屏蔽效果高。
导体层31、32和填充的过孔41a、41b、42包围了除了设置有内置于凹陷21、22中的电子元件4A、4B的连接焊盘的上表面之外的整个外表面，从而可以同时在侧向和底部方向上对电子元件4A、4B进行电屏蔽。图1中的两个凹陷21、22被导体层31、32隔开，并且凹陷21、22被填充的过孔41a、41b、42包围，从而使得图1中上端的凹陷21中的电子元件4A和下端的凹陷22中的电子元件4B彼此电屏蔽。
图3是示出图1的多层布线板1的凹部21、22的位置关系的一例的俯视图。如图3所示，即使两个凹部21、22存在不重叠的部分，凹部21、22也被通孔41、42包围，因此凹部21、22也受到电磁屏蔽。此外，安装在多层布线板1的表面上电子元件5和嵌入至少一个凹部22中的电子元件4B相互受到电磁屏蔽。
嵌入凹部21、22内的电子元件4A、4B及安装在多层配线基板1表面的电子元件5例如包括数字信号IC、模拟信号IC或存储器IC，此外，也有包括电阻、电容、电感或开关元件等无源元件的情况。凹部21、22内或表面形成的电路为数字信号电路、模拟信号电路或存储器电路。各凹部21、22之间通过电磁屏蔽部隔开，从而防止相互的电磁干扰，数字信号电路、模拟信号电路及存储器电路也可混合设置于一个多层配线基板1内。
作为电磁屏蔽部分的导体层31和32所使用的金属优选
18. 镍、铜、铬中的任一种，或两种以上金属的混合物。这些金属的例子包括铜、铜铬合金、铜镍合金、镍、镍铬合金和铬，但也可使用其他金属。
在上述金属中形成的31和32的厚度优选为5至20μm，原因是，如果厚度小于5μm，则作为屏蔽层的效果将被抵消，如果厚度超过20 nm。
由于这些导体层的形成方法31、32，希望使用电解板，溅射，溅射，蒸发等。作为原因，很容易形成具有均匀的膜厚度的金属膜，以便更容易地通过这些层组成的层或单个层。多层可以通过相同的方法或不同的方法形成。
在绝缘层的表面上形成了31层，以形成嵌入式21的底部表面，其中构建了电子组件4a。当通过树脂4a的连接垫连接到树脂隔离层13中，将其连接到电子组件4a的连接垫时，可容纳电子组件4a时，可以通过孔形成孔31。对齐。
连接可靠性。
此外，作为凹入的底部表面的31和32也可能具有平坦的表面。
更详细地说，用于容纳电子组件4a的凹槽的绝缘层11，14，主要是由在玻璃布上浸入玻璃布上的增强剂或类似的玻璃环境树脂形成的21，因此，当面对21的覆盖效果时，将玻璃布上的加固剂浸入玻璃布或类似的形式。 22取决于位置，凹槽的深度22，尤其是在凹槽21、22的四个角落附近，在基本的矩形横截面中形成，21、22的深度可能比其他部分变得更浅。因此，通过在本发明中形成21、22的底部表面31、32，嵌入式21、22的深度特别均匀。
因此，当电子组件4a和4b在21和22中被容纳时，当电子组件4a和4b的倾斜可能性较小，因此，在接收层和15层的隔离层上，将隔离式的31和15层形成了31层，并以31层的形式形成了31层。 11、12和14层，导体层31和32由于热应力，外部压力等而扭曲的可能性较小。因此，例如，电子组件4A和4B的连接板之间的连接较差，并且导体电路（例如Via Holes 3）的可能性较小，因此电气连接性和连接性的可能性较小。
此外，很容易使电子组件4a，4b和导体层之间形成粘合剂层的厚度31，32均匀，从而使半导体元件均匀的粘合物的粘合度即使在执行可靠性测试之类的可靠性测试时，也可以轻松确保粘附。
也可以使指挥层的面积31、32比嵌入式部分21、22的底部表面大面积，并形成导体层31，32嵌入式部分21，22的侧面外面。
以这种方式形成的导体层31和32可以在多层接线板1内置的电子组件中发挥作用。
为了在组件4a和4b的底部表面方向上降低屏蔽效果，希望通过将填充VIA 41和42一起排列而形成的电磁屏蔽层。
此外，填充的VIA 41A，41B，41C，42连接到导体层31、32连接到电子组件，因此具有散热效果，例如通过41C填充的效果。 ，22增加散热路径。
导体层31和32也可以在凹陷的底部表面进行粗糙。嵌入在凹陷中的组件4a和4b向凹陷开口方向反射，因此，可以减少电磁波对电子组件的影响。
表面粗糙处理可以在位于凹入部分的底部表面和侧面的任何导体层上进行，但希望对位于底部表面和凹入部分的侧面表面的所有导体层进行表面粗糙处理。
另外，选择4时，通过考虑电磁波的反射损失或吸收损失来选择形成导体层的材料，从而达到更高的电磁屏蔽效果。
与形成导体电路的接线材料相比，导体层31可以由材料组成，并且可以形成反射损失等于或大于导体电路的电线材料的反射损失等于导体的反射材料嵌入式部分的底部和侧面表面分成具有更大吸收电磁波的吸收损失的材料，可以减少嵌入在凹入部分中的导体层31的损失。
通过使表面通过位于嵌入式部分的底部表面侧面的绝缘层使彼此面对面的材料，从而抑制了多层接线板的电子组件辐射的电磁波，从而实现了电磁屏蔽效应。
导体层32和导体层10b也是如此。
另外，即使在导体层之间而不是在接线材料和导体层之间选择材料，也可以达到高电磁屏蔽效果。
在凹入21的底部或侧面形成的导体层是由电磁波反射较小的材料制成的，与导体层相比，通过位于凹槽底部的绝缘层相反的导体层，与导体层相反。或者，在嵌入式21的底部上，导体31的材料是由材料较小的22材料组成的22个材料。与导体10b或电磁波的吸收损失相比，电磁波比导体10b的电磁波损失更大，用于导体层32。
此外，当将导体层的位置在嵌入21的底部表面或侧面形成时，被视为参考时，导体层32可能与位于凹槽底部底部的绝缘层相反。导体层31形成的材料形成的材料形成的材料比电向损失较小导体层32可能是电磁波反射损失较小的材料，而不是导体层31，或者比导体层31具有更大的电磁波吸收损失的材料。
在导体层31和32中，当选择材料以考虑到电磁波的反射损失和吸收损失，只要可以通过将电磁波与电磁波相结合的材料相结合的材料选择，可以使用任何组合。
The 9a, 9b on the of the layer the 21, 22 and the 10a, 10b to each other via the layer on the side of the 21, 22 are as the 9a, 9b, 10a, 10b by their with the 21, 22, but the layer 10a and the layer 9b may be on the same layer, to the same , and may be of the same . , the layer 10b and the layer 9a may be on the same layer, to the same , and may be of the same .
接下来，在图4n上填充图4n和图4M的嵌入式局部覆盖板的制造过程，在嵌入式部分的外围21和22的外围。在绝缘树脂底物材料的一个或两侧层压铜箔的铜层压基材被用作构成多层接线板1的多层接线基板。
图4A是双面铜层层压板的横截面视图。在这样的双面铜层层压板中，可以通过孔穿透一个铜箔6和绝缘层11形成开口7和8，并到达另一个铜箔6的背面6。
4B是在其中形成的双面铜层层压板的横截面图7和8个孔的开口。开口连接。
优选使用脉冲振荡型二氧化碳激光器加工装置进行激光照射，其脉冲能为0.5至100 MJ，脉冲宽度为1至100μs，脉冲宽度为
处理条件如下：230.5ms或更多，频率为2000，镜头的数量在1到5的范围内。
在此处理过程中，开放7和8的通道有时会阻碍接线的高密度。
此外，它用于开放7和8的方法，以通过激光照射形成通道7和8。
为了通过树脂在开口的残留物中去除残留物形成的途径，希望进行脏处理。
图4c是开口7和8的开口7和8上的两个铜层的横截面图。
光和科学过程被由铜和其他氯化铜组成的雕刻溶液蚀刻。
一个表面形成一个包含通道连接器的导体电路。形成定位和定位的定位标记，形成了一个导体层，该导体层具有与电子组件4a的凹入部分相关的凹形部分。
另外，电屏蔽使用的多个路径孔41以连接的方式形成，其中一个暴露于绝缘层LL的一个表面，另一端连接到导体层31的表面，并形成了电屏蔽层。
另外，在绝缘层11的表面上形成了第9层。
如图1所示，当组件4 a的高度大于绝缘层11的厚度时，它将进一步堆叠隔热层11 B，将铜箔6层从图4 d的状态ll上堆放在图4 d状态的ll上，形成一个路径孔3和导电电路2。
图4E是电子组件凹入部分的凹入部分的横截面图21.因此，电子组件用于容纳基板。
例如，对于和层11和绝缘层12的层，使用脉冲振荡类型的二氧化碳激光加工装置的激光照射，从绝缘层的表面LL的表面
25穿树脂层以形成向导体层表面的开口，形成了容纳或建造的电子组件的凹入部分。
电子组件4a凹入部分的加工条件，希望脉冲能为0.5 100MJ，脉冲宽度为100（IS，脉冲间隔大于0.5ms，频率为2000，并且传输范围在10范围内。
通过这种激光处理，形成了构建的电子组件4a的凹入部分，导体层31暴露在凹入21的底部表面（在这种情况下，是指铜箔6）。
图4F是裸露导体层31的复兴表面的粗糙表面。
例如，35的厚度粘贴在IT Pippi Antox环氧条带的两侧（铜箔两侧的铜覆盖层的厚度并进行IM的铜箔，并且在洗涤和碱性脱何后，黑色氧化处理被柔软。
或作为化学蚀刻的处理，在洗涤后用软蚀刻和基于酸的放弃，在有机酸系列的微蚀刻扣除量（由MEC公司制造）中实现了相同的双层压力板。
图4H和图4G是可容纳凹入21中电子组件4A的多层线底物的饮料。
26（层）半导体元件。
该中间层是用于直接连接到半导体元件的PAD PORPH P，由电导率电路2设置的中间层包含多层线底物，形成了薄膜层。
另外，中间层希望形成大尺寸的半导体元件的下部垫子和电动连接。
除上述制造方法外，中间层还可以形成由半导体元件形成的连接垫的整个表面，或在底物上嵌入半导体元件中，形成干膜，以在底层的底层上形成腐蚀层，并将其厚度iS层固定在底层上。半导体
连接到PAD PKER P形成中间层。
图41，图4H是多层线底物的横截面图，与绝缘层11和铜箔6之后的铜箔6在绝缘层11和铜箔6和铜箔6和铜箔6.部件的底部22.
层两侧的27边缘11。
在样品中，用于容纳电子组件4A的基材的上层重叠12，铜箔32。
图4J和图4i是在绝缘层12和13表面和导体电路2的表面上形成多层层线基板，并在表面层上形成多层层线底物。
在图4B至4D中解释的过程的相同过程中，绝缘层和铜箔6的层层后，形成了连接到中层电力的路径孔3. 3.连接到电导电路连接到电导孔3的电导孔3的路径孔ll 3和外部导体电路2.上方。
图4K和图4J是形成多层线底物的横截面图，用于形成用于形成具有电子组件4B凹入部分的绝缘层14的绝缘层14。
图4L和图4K是具有多层层线底物的多层线底物的交叉 - 底座，在图4K和4J的底部表面是多层电路底物。
图4M和4L是北约电子组件4B和第15层的凹入部分的多层线衬底的横截面半导体组件的UCTOR组件，
上述中间层是在构建的电子组件4B中的连接垫P上形成的。
另外，通过堆栈绝缘层和铜箔的处理，它可以在基板的表面上进一步安装在底物表面的底物上。在这种情况下，曝光并显示出电流。
在上述面膜层暴露的裸露垫上，镍金和其他腐蚀层是从面罩中形成的。
焊缝是从焊接孔正上方的垫子部分到开口的，焊接的团块是由焊接体的熔化/固化形成的。
该部，从而形成了多层线板1.作为焊接车体和焊接层的电源方法，它可以使用焊接传输方法（）和打印方法。
焊接方法如下。
29使其成为焊接电影（电影）。
另一方面，打印方法将在基板上的基板上和加热处理上携带。
通过将电子零件5加热到印刷的焊接糊，将电子组件5焊接到表面上。
上面的方法可用于绝缘层和绝缘层的多层j dan，并通过一个时间层和铜箔使用导体电路。
在实施方案L中，凹入部分和22的电磁屏蔽部分由填充^41和42形成。因此，可以与连接导体电路的通道孔同时处理。
另外，指导层31也可以由具有吸收损失比的大型材料形成，也可以形成导体10A。
在涂层期间，导体层31是铁，导体层是银，铜，铝等。
30个具有较大损失的材料形成了一个相对表面，该表面与位于凹部分底部的绝缘层分离，从外部抑制电磁波的影响，并具有电磁屏蔽效果。
您还可以将反射损失设置为凹入2 1或侧面3 1的底部表面或侧面的反射损失。
10A的导电层的吸收损失，或者电磁波的吸收是++比具有3 2的小材料和电磁波吸收的材料相比，具有较大材料的设备的导体。
在21和22的凹点中，导体层31、32、10a和10b的吸收损失正在考虑电磁波的反射损失和吸收损失。
（实施方法2）
图5是本发明的发明的多层电路板的横截面图。
多层线寺抗-L由多个隔离层的多个车道面板组成，12、13、14、15和4个皮肤隔离层LL，12、13、14和15，电气连接导体电路2.有21和22的隔音层的绝缘层的导体层9位于21的位置ETENT 2，凹入部分的电磁屏蔽部分，除非如下，但在凹面上形成的第51层和52层。形成。
凹入21和22的导体层的导体层连接到凹面的底部表面的导体层，由导体31和32形成的导体层也与导体层的导体层相连，32、32、51和52。例如，凹入部分21和22的导体层可以保持为多层线板L的基准潜力。此外，连接到导体层31、32、32、51、52、61、62连接的导体层，可以作为多层板线板L的基准潜在。
电子组件4a和4b嵌入每个凹部部分。
使用嵌入式电子组件4A和4B的形状设置了绝缘层LLA，LLB和14的深度的深度。
导体层和第62层由导体层31、32、51和52形成，位于凹的部分的凹入部分的凹入部分的部分凹陷部分中，配备了21和22的连接垫的上表面的整个外表面的整个外表面，因此它可以在同一时间的方向上获得 4a的侧面
32磁屏蔽效果
您还可以对第61和62层的表面进行粗糙处理，或者裸露的导体层31、32、51和52，这些层未被导体层61和62所覆盖。丢失与行为层相关的31、32、51、51、52小型材料。
另外，电磁波的吸收损失也可以由电磁波的吸收损失与导体层31、32、51和52相比。材料组合，等等。
凹部部分的内侧是由小反射损失形成的，凹部的外部由大于反射的内层大的材料形成，这可以减少由嵌入多层板板中的电子组件辐射的电磁波。
或者，凹部分的内侧是通过大损失的大吸收而形成的，而凹部的外侧则将其设置为比内层更小的吸收材料，这可以抑制由嵌入多层板板上的电子组件辐射的电磁波辐射的效果。
此外，在四个官员的凹入部分的两个或多层的任何一层中，在凹面底部的绝缘层的导体层中，任何反射损失的损失相对较小，或者电磁波的吸收损失比单一层的层面相结合的电池层更大。 ER导体层通过某些材料。
类似于实现方法L，例如，如图3所示，即四个官员中有两个凹部
21、 22未重叠的部分，由于凹部21、 22的周围被导体层61、 62 或者导体层51、 52所包围，因此凹部21、 22之间也被电f兹屏蔽。 另外，安装在多层线路板1的表层上的电子部件5、和嵌入到至少一个凹部22内的电子部件4B一皮相互电f兹屏蔽。
然后，它表明，多层板的制造过程用于在图6中形成多层次的多层次泳道，以形成多层层的多层层层次的多层层次层，该过程是在体验2中的22和22 caval and coval and coval and covor asy and covor astor and covor asy and and covor asy and and covor asy and asy tayer astor and syer tayer and 的层面同样。
图6A是双层铜层压力板的横截面图。
图6b是带有开口孔的双面铜盖板的横截面图，用于连接导体电路2。
图6c是开口7中金属的双层铜层压力板的横截面图。
34 The with foil 6 as the is used. The are with in the 7 to form a hole 3.
6D is a of the line of the 2 and the layer 31 on both sides. The size of the part 21, the the of the 2. The layer 9 with the of the layer 9 and the mark used for .
6E is a cross - of the line of the path of the 3 and the 2 on the^12 layer 12. 2 the of the 22 on the lower side.
6F is a cross - of a multi -layer line with a part of the 4A. For to .
图6G是在凹部21的侧面形成有导体层51的多层线路基板的截面图。在多层线路基板的两面形成有抗蚀层。例如，通过层压15pm厚度的干膜抗蚀剂来形成抗蚀层，从而形成露出设置在绝缘层ll上的凹部21及其开口周边部的未形成抗蚀层的部分。
The agent is given by the of the part of the non - layer above, so that the () is to the inner wall of the part and the of the of the .
The of the 35 side and the part of the is for . For , an - film with a of 0.5 3.0IIM. The inner wall of 1 ( and side) and parts 21 The metal layer by the metal layer of film and . film, a metal layer.
6h is a with a layer 61.
For , in the case of the of layer 61 by the of the layer 31 and 51, the layer 61 is after being and acid -, and the non - ( , , ) is for 20 to form a layer of 5 (IM .
In , for , when the forms a layer 31 and 51 and the layer 61 is , the soft is after being and acid -, and 80 are with an with an gold - ( and (GOLD), , and . Thick gold - layer.
, in the case of a cash of the layer 31 and 51 for the of the layer 31 and 51, the paste is on the of the , or the - foil that is by the is to form a - layer.
In , in the case of the or only one part of the , the layer 61 can also be and on the of the 51 on the of the side to make the rough. It is that the of the layer 61 is small to the rough of the and rough the . By the layer 3 1.
The of 51 is rough and the layer 61 is , which can form on the of the part.
FIG. 61 is the cross - of the multi -layer line in the part of the 21.
图6G是在凹部21的侧面形成有导体层51的多层线路基板的截面图。在多层线路基板的两面形成抗蚀层。例如，通过层压15jim厚度的干膜抗蚀剂来形成抗蚀层，从而形成露出设置在绝缘层ll上的凹部21及其开口周边部的未形成抗蚀层的部分。
The agent is given by the of the non - layer above, so that the is to the of the inner wall of the 21 and the of the . The L^ is under the of and .
After that, the was off the anti - layer, so as to form a metal layer of the metal layer of an film and an film on the area of the inner wall ( and side) of the part 21 and the of the .
Cover the film on this non - film, a metal layer.
6H is the cross - of the multi -layer line in the part of the 21.
37 61, FIG. 6J is the cross - of the multi -layer line with an layer 13 after the 4A.
6J and FIG. 6K is a cross - of a multi -layer with 2 on the layer. A pad pile P. The layer 10 is to cover the of the 4A to the pad pad pile P and the 2.
6K and 6L are cross - that form a multi -layer line that is used to form an layer 14 that is used to form an layer 14 with an 4B.
6L and 6M are the alien views of multi -layer line on the mid -line of 5^holes on the layer 14 of 6K and 6L in the layer of FIG. 6K and 6L. And the layer 52 on the side of the part and the layer 9. The of the part 2 is the layer 32 by the of the 2 in 6E. The metal layer of the layer 62 of - film and - can also be rough at the of the layer 32, 52, and 62 that forms the of the .
6m and 6n are the alien shots of the multi -layer line of the 2 on the lower side of the part of the part of the lower side of the part. By the same as the in 6b to 6D, form a hole to the layer 3. and the the path hole 3 on the multi -layer line
Body 2 is to each hole^each hole 3. and the outer 2. Among them, the above layer is on the pad porph p in the built -in 4B.
In , of and foils, the same as 6K, 6L to 6m, 6n, can multi - multi -layer line .
Next, 5 on the of the multi -layer line . Tin or or, using or to balls or into the pad to form a multi -layer line board.
By the 5 on the balm, the 5 is on the 2. Care C.
In the 2, the layer 61 on the layer of the part 21 can also be by the loss ratio of the waves. The of iron and other.
或者，也可以由电^兹波的吸收损失比导体层31、 51大的材料来形成导体层61。例如，导体层31、 51是铜，导体层61是银、 铁等。作为其它组合，也可以是导体层31、 51为镍、铝而导体层61为铜的材料组合等。另外，作为形成凹部21的2层以上的层的导体层31、 51、 61中的任一层也可以由电磁波的辐射损失比隔着位于凹部底面侧的绝缘层而相对置的导体层10 a小的材料、或者电磁波的吸收损失比该导体层10a大的材料形成。例如，在考虑反射损失而选择材料的情况下，导体层10a是铜，导体层31、 51、 61是镍、金。 作为其它组合，也可以是导体层10a为《艮、铝而导体层31、 51、 61为铁等的组合。在考虑吸收损失而选择材料的情况下，也可以是如下组合导体层10a是铜，导体层31、 51、 61是银、铁等； 或者导体层10a为4臬、铝，导体层31、 51、 61为铜。
当形成导体层时，对于凹部22的导体层32、 52、 62、 10b 能够与对于凹部21的导体层31、 51、 61、 10a,同样地选择材津十。
并且，也可以是导体层10a和导体层9b、或者导体层10b和导体层9a形成在同一绝缘层上并且连接到相同基准电位上，也可以